Klopný obvod JK je základným stavebným kameňom v digitálnej elektronike, ktorý sa široko používa na ukladanie údajov, počítadlá a návrh sekvenčnej logiky. Prekonáva obmedzenia klopného obvodu SR tým, že eliminuje neplatné stavy a poskytuje flexibilné ovládacie funkcie, ako sú Set, Reset, Hold a Togggle. Tento článok vysvetľuje jeho princíp fungovania, vnútornú štruktúru, tabuľky pravdy, typy, aplikácie a praktické použitie.
Č. 9. Populárne JK Flip-Flop IC
Prehľad JK Flip-Flop
Klopný obvod JK je bistabilný sekvenčný logický obvod, ktorý ukladá jeden bit údajov pomocou dvoch stabilných stavov. Má dva vstupy (J pre Set, K pre Reset), dva výstupy (Q a Q′) a hodinový vstup (CLK). Voliteľné vstupy Preset (PR) a Clear (CLR) umožňujú asynchrónne ovládanie.
Žabky JK podporujú dva prevádzkové režimy:
• Synchrónny režim – Výstup sa mení iba na hodinovom vstupe.
• Asynchrónny režim – Preset a Clear prepíšu hodiny a vynútia okamžité zmeny výstupu.
Na rozdiel od klopného obvodu SR sa klopný obvod JK vyhýba neplatnému stavu. Keď J = K = 1, vykoná prepínaciu operáciu, výstup zapne každý hodinový impulz vďaka vnútornej spätnej väzbe.
Tabuľka pravdy JK Flip-Flop a tabuľka stavov
Tabuľka pravdy (s asynchrónnymi vstupmi)
Táto tabuľka ukazuje, ako výstup reaguje na taktované vstupy a asynchrónne prednastavené/vymazané podmienky.
| PR | CLR | CLK | J | K | Q(n+1) | Prevádzka |
|---|---|---|---|---|---|---|
| 0 | 1 | X | X | X | 1 | Asynchrónna množina |
| 1 | 0 | X | X | X | 0 | Asynchrónny reset |
| 1 | 1 | 0 | X | X | Qn | Žiadna zmena |
| 1 | 1 | ↑ | 0 | 0 | Qn | Podržanie |
| 1 | 1 | ↑ | 1 | 0 | 1 | Súprava |
| 1 | 1 | ↑ | 0 | 1 | 0 | Obnoviť |
| 1 | 1 | ↑ | 1 | 1 | Q̅n | Prepnúť |
Tabuľky stavov (tabuľky charakteristík a budenia)
Tabuľku pravdy je možné zjednodušiť do dvoch dôležitých tabuliek stavov, ktoré sa používajú pri návrhu a analýze.
Charakteristická tabuľka
Definuje výstup ďalšieho stavu na základe vstupov a aktuálneho stavu.
| J | K | Otázka(n) | Q(n+1) |
|---|---|---|---|
| 0 | 0 | Qn | Qn (podržanie) |
| 1 | 0 | Qn | 1 (súprava) |
| 0 | 1 | Qn | 0 (Reset) |
| 1 | 1 | Qn | Q̅n (prepnúť) |
Charakteristická rovnica:
Q(n+1) = J· Q̅n + K̅· Qn
Tabuľka excitácie
Definuje požadované vstupy (J, K) na dosiahnutie špecifického prechodu.
| Otázka(n) | Q(n+1) | J | K |
|---|---|---|---|
| 0 | 0 | 0 | X |
| 0 | 1 | 1 | X |
| 1 | 0 | X | 1 |
| 1 | 1 | X | 0 |
(X = je mi to jedno)
Bloková schéma JK Flip-Flop
Bloková schéma klopného obvodu JK ukazuje, ako jeho kľúčové vstupy a interná spätná väzba interagujú pri riadení jeho výstupu. Vstupy J a K určujú akcie nastavenia a resetovania, čo umožňuje výstupu uložiť alebo zmeniť stav na základe vstupnej logiky. Signál hodín (CLK) synchronizuje tieto operácie tak, aby k zmenám dochádzalo iba pri špecifických prechodoch hodín, čím sa zabezpečuje predvídateľné načasovanie v digitálnych obvodoch.
Okrem týchto primárnych vstupov môže klopný obvod JK obsahovať aj asynchrónne riadiace vstupy: Preset (PR) a Clear (CLR). Tieto vstupy môžu okamžite vynútiť výstup na logiku 1 alebo logiku 0, bez ohľadu na stav hodín, čo ich robí užitočnými na inicializáciu obvodov. Charakteristickým znakom klopného obvodu JK je jeho vnútorná spätná väzba, kde sa aktuálny výstup Q vracia späť do logickej siete. Táto spätná väzba umožňuje prepínanie, keď sú J aj K nastavené na 1, čo umožňuje výstupu striedať stavy na každom hodinovom impulze.
JK Flip-Flop Logický Symbol & Pin Diagram
Logický symbol
Logický symbol zvýrazňuje:
• Dva vstupy: J (Set) a K (Reset)
• Jeden hodinový vstup so značkou okrajového spúšťania (symbol trojuholníka, často s bublinou, ak je aktívna-nízka)
• Voliteľné asynchrónne vstupy: PR (Preset) a CLR (Clear)
• Dva výstupy: Q a Q′ (doplnkové)
Kolíková schéma (Example: 74LS76 JK Flip-Flop IC)
Kolíkový diagram ukazuje, ako sú klopné obvody JK implementované v IC balíkoch, ako je DIP-14.
| Číslo pinu | Názov PIN kódu | Popis |
|---|---|---|
| 1 | CLR₁ | Asynchrónne vymazanie (aktívne LOW) pre klopný obvod 1 |
| 2 | K₁ | Vstup K pre klopný obvod 1 |
| 3 | J₁ | Vstup J pre klopný obvod 1 |
| 4 | CLK₁ | Hodinový vstup pre klopný obvod 1 |
| 5 | PR₁ | Asynchrónna predvoľba (aktívna nízka) pre klopný obvod 1 |
| 6 | Otázka ₁ | Výstup Q pre klopný obvod 1 |
| 7 | GND | Pozemok |
| 8 | Otázka ₂ | Výstup Q pre klopný obvod 2 |
| 9 | PR₂ | Asynchrónna predvoľba (aktívna NÍZKA) pre klopný obvod 2 |
| 10 | CLK₂ | Hodinový vstup pre klopný obvod 2 |
| 11 | J₂ | Vstup J pre klopný obvod 2 |
| 12 | K₂ | Vstup K pre klopný obvod 2 |
| 13 | CLR₂ | Asynchrónne vymazanie (aktívne LOW) pre klopný obvod 2 |
| 14 | Virtuálna skrytá karta | Kladné napájacie napätie |
Master-Slave JK Flip-Flop
Spoločnou výzvou v klopných obvodoch JK je stav pretekania, ku ktorému dochádza, keď sú oba vstupy VYSOKÉ (J = K = 1) a hodinový impulz zostáva VYSOKÝ dostatočne dlho na to, aby sa výstup mohol opakovane prepínať v rámci jedného cyklu. To vedie k nestabilnému správaniu.
Konfigurácia Master-Slave zaisťuje iba jednu zmenu výstupu na hodinový impulz a zabraňuje nežiaducim osciláciám, aj keď J = K = 1. Táto metóda riadi problém pretekania rozdelením operácie do dvoch etáp: Master reaguje, keď CLK = HIGH, a Slave sa aktualizuje, keď CLK = LOW.
Pokročilejšie metódy riadenia hodín, ktoré tiež zabraňujú pretekaniu, nájdete v časti 9 (Metódy spúšťania).
Metódy spúšťania JK Flip-Flop
Priamy klopný obvod JK používajúci hodiny spúšťané úrovňou môže trpieť problémom nazývaným preteky, ku ktorému dochádza, keď J = K = 1, zatiaľ čo hodiny zostávajú VYSOKÉ dostatočne dlho na to, aby sa výstup opakovane prepínal v rámci jedného hodinového impulzu. To vedie k nestabilnej prevádzke.
Na odstránenie tohto problému sa používajú dve spúšťacie stratégie:
| Typ spúšte | Popis | Prevencia pretekov | Použitie |
|---|---|---|---|
| Pán – otrok JK | Dve západky kaskádovité; Master aktívny na hodinách HIGH, Slave na LOW | Obmedzuje prepínanie na raz za cyklus | Vzdelávacie okruhy, stredná rýchlosť |
| JK so spúšťaním okrajov | Zachytáva vstup iba na okraji hodín ↑ alebo ↓ | Úplne eliminuje preteky | Moderné synchrónne systémy |
Tabuľka správania hrán hodín
| Okraj hodín | J | K | Q(n+1) |
|---|---|---|---|
| Žiadna hrana | X | X | Qn (podržanie) |
| ↑ alebo ↓ | 0 | 0 | Qn |
| ↑ alebo ↓ | 1 | 0 | 1 (súprava) |
| ↑ alebo ↓ | 0 | 1 | 0 (Reset) |
| ↑ alebo ↓ | 1 | 1 | Q̅n (prepnúť) |
Klopné obvody JK spúšťané okrajom dominujú praktickým digitálnym dizajnom, pretože zaisťujú čisté prechody a kompatibilitu so synchrónnymi architektúrami hodín.
Schéma časovania klopných obvodov JK
Časový diagram ukazuje, ako sa výstup klopného obvodu JK mení v reakcii na zmeny hodín (CLK) a vstupných signálov (J a K) v priebehu času. Je to cenný nástroj na pochopenie správania klopného obvodu v synchrónnych obvodoch.
Počas každej aktívnej hrany hodín (bežne nárastová hrana, ↑) klopný obvod vzorkuje vstupy a aktualizuje výstup Q podľa týchto pravidiel:
• J = 0, K = 0 → Stav podržania (výstup zostáva nezmenený)
• J = 1, K = 0 → Množina (Q sa zmení na 1)
• J = 0, K = 1 → Reset (Q sa zmení na 0)
• J = 1, K = 1 → Prepnúť (Q sa prepne na opačnú hodnotu)
Typický časový diagram klopného obvodu JK zahŕňa:
• Priebeh hodín (CLK) – definuje, kedy dôjde k aktualizácii výstupu
• Vstupné signály (J a K) – zobrazujú vstupné stavy v čase
• Výstupné signály (Q a Q′) – prehľadné zobrazenie prechodov stavov na základe vstupu a hodín
Tento diagram pomáha vizualizovať postupnosť zmien stavu, čo uľahčuje analýzu problémov s načasovaním, overenie synchrónneho správania a pochopenie požiadaviek na nastavenie a čas držania v digitálnom návrhu.
JK Flip-Flop pomocou brán NAND
Klopný obvod JK je možné skonštruovať pomocou základných hradiel NAND, ktoré odhaľujú, ako zariadenie funguje interne na úrovni brány. Táto implementácia sa bežne používa vo vzdelávaní digitálnej logiky, pretože ukazuje, ako spätná väzba a riadenie hodín fungujú na vytváraní stabilných sekvenčných obvodov.
Vnútorná logika je postavená pomocou:
• Dve krížovo viazané brány NAND, ktoré tvoria základnú bistabilnú západku.
• Dve ďalšie brány NAND na spracovanie vstupov J a K spolu s predchádzajúcou výstupnou spätnou väzbou.
• Hodinami riadené brány NAND, ktoré umožňujú zmeny stavu iba vtedy, keď je aktívny hodinový signál, čím sa zabezpečuje synchrónna prevádzka.
Funkčné správanie
• Logika spätnej väzby zabraňuje neplatným stavom – Na rozdiel od západky SR konfigurácia JK bezpečne spracováva všetky kombinácie vstupov.
• Prepnúť akciu pre J = K = 1 – Interná spätná väzba strieda výstupný stav na každom aktívnom hodinovom impulze.
• Synchrónna prevádzka – Hodinový vstup zabezpečuje zmeny výstupu iba v definovaných časoch, čo umožňuje integráciu s inými sekvenčnými logickými obvodmi.
Táto konštrukcia na úrovni brány pomáha vysvetliť, prečo sa klopný obvod JK považuje za univerzálny a spoľahlivý. Vzhľadom na svoju relatívne zložitú štruktúru a oneskorenie šírenia však praktické digitálne systémy bežne používajú klopné obvody JK spúšťané okrajom alebo integrované verzie integrovaných obvodov namiesto toho, aby ich stavali z diskrétnych hradiel.
Zatiaľ čo klopný obvod JK na úrovni brány vysvetľuje vnútornú logiku, praktické digitálne systémy musia riešiť aj problémy s načasovaním, ako je pretekanie. To vedie k zlepšeniu spúšťacích techník, o ktorých sa bude diskutovať ďalej.
Populárne JK Flip-Flop IC
Klopné obvody JK sú dostupné ako integrované obvody (IC) v rodinách TTL (Transistor-Transistor Logic) aj CMOS. Tieto integrované obvody sa bežne používajú v počítadlách, frekvenčných deličoch, posuvných registroch a obvodoch riadenia pamäte.
| Číslo IC | Logická rodina | Popis |
|---|---|---|
| 74LS73 | TTL | Duálny klopný obvod JK s asynchrónnym Clearom; používa sa v základných aplikáciách sekvenčnej logiky |
| 74LS76 | TTL | Duálny klopný obvod JK s asynchrónnym predvoľbou a vymazaním; umožňuje externé ovládanie počiatočných stavov |
| 74LS107 | TTL | Duálny JK flip-flop s funkciou active-low Clear a prepínanie; ideálne pre pulty delené 2 |
| CD4027B | CMOS | Duálny klopný obvod JK s funkciou Set a Reset; ponúka nízku spotrebu energie a široký rozsah napätia |
Aplikácie žabiek JK
Klopné obvody JK sú široko používané, pretože môžu fungovať ako pamäťové prvky, prepínacie zariadenia a synchrónne počítadlá. Bežné aplikácie zahŕňajú:
• Frekvenčné delenie a počítadlá – Vydeľte frekvenciu hodín 2 v prepínacom režime
• Shift Registers – používa sa pri sériovo-paralelnej konverzii dát
• State Machines (FSM) – logika riadiacej sekvencie v digitálnych systémoch
• Kondicionovanie signálu – odrazové mechanické spínače
• Tvarovanie pulzov hodín – generovanie signálov štvorcových vĺn
Srovnání klopných obvodov JK vs klopných obvodov SR, D a T
| Funkcia | JK Flip-Flop | Klopný obvod SR | D klopný obvod | T klopný obvod |
|---|---|---|---|---|
| Vstupy | J, K | S, R | D | T |
| Neplatný stav | Žiadne | S=R=1 neplatné | Žiadne | Žiadne |
| Prevádzkové režimy | Nastavenie, resetovanie, prepínanie | Nastaviť, resetovať | Prenos dát | Len prepínanie |
| Prípad použitia | Počítadlá, registre | Jednoduchá západka | Pamäť, posuvné registre | Počítadlá |
| Zložitosť | Stredný | Jednoduché | Jednoduché | Veľmi jednoduché |
| Podpora spúšťania hrán | Áno | Áno | Áno | Áno |
Žabky JK sú najflexibilnejšie spomedzi všetkých žabiek. Dokáže simulovať funkcie klopných obvodov SR, D a T a je široko používaný v počítadlách a digitálnych riadiacich obvodoch.
Riešenie problémov a bežné konštrukčné chyby
| Bežný problém | Popis | Riešenie |
|---|---|---|
| Chyba synchronizácie hodín | Viaceré klopné obvody využívajúce nesynchronizované hodiny spôsobujú nesúlad časovania | Použite jeden globálny zdroj hodín** |
| Vstupný šum alebo odskok prepínača | Hlučné vstupy alebo mechanické spínače spôsobujú falošné spúšťanie | Pridanie odrazových obvodov alebo RC filtrov |
| Plávajúce kolíky Preset/Clear (PR/CLR) | Nepripojené asynchrónne vstupy spôsobujú nepredvídateľné výstupy | Prepojenie nepoužitého PR/CLR s definovanými logickými úrovňami |
| Porušenie času nastavenia a pozastavenia | Zmena J/K príliš blízko k prechodu hodín vedie k metastabilite | Udržujte stabilné vstupy pred a po okraji hodín |
Záver
JK flip-flop zostáva všestranným a spoľahlivým zariadením v moderných digitálnych systémoch vďaka svojej schopnosti prepínať stavy a zvládať synchrónne a asynchrónne operácie. Či už je implementovaný pomocou logických hradiel alebo integrovaných obvodov, používa sa v počítadlách, registroch a riadiacich obvodoch. Pochopenie jeho správania a načasovania vám pomôže navrhnúť stabilné a efektívne aplikácie sekvenčnej logiky.
Často kladené otázky [FAQ]
Prečo sa klopný obvod JK nazýva "univerzálny klopný obvod"?
Klopný obvod JK sa nazýva univerzálny klopný obvod, pretože dokáže vykonávať funkcie klopných obvodov SR, D a T jednoduchou konfiguráciou vstupov J a K. Vďaka tomu je prispôsobiteľný rôznym sekvenčným logickým aplikáciám.
Aký je hlavný rozdiel medzi klopnými obvodmi JK spúšťanými úrovňou a okrajmi?
Klopný obvod JK spúšťaný úrovňou reaguje na celú úroveň HIGH alebo LOW hodinového impulzu, zatiaľ čo klopný obvod JK spúšťaný okrajom aktualizuje svoj výkon iba na stúpajúcej alebo klesajúcej hrane, čím sa zabráni problémom s pretekmi.
Ako prevediete žabku JK na žabku D?
Klopný obvod JK môže fungovať ako klopný obvod D spojením J = D a K = D′. To núti výstup sledovať vstup a napodobňovať správanie pri prenose dát klopného obvodu D.
Čo spôsobuje metastabilitu v žabkách JK?
Metastabilita nastáva, keď sa vstupy J a K menia príliš blízko prechodu hodín, čo porušuje nastavenie alebo čas držania. To môže mať za následok nepredvídateľné alebo oscilujúce výstupné stavy.
Môžu sa na frekvenčné delenie použiť žabky JK?
Áno. Keď sú oba vstupy J a K zviazané VYSOKO (J = K = 1), klopný obvod JK prepína svoj výstup na každý hodinový impulz. Tým sa taktovacia frekvencia delí 2, vďaka čomu je užitočná v digitálnych počítadlách a deličoch frekvencií.